SystemVerilog

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SystemVerilog

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SystemVerilog是一种硬件描述和验证语言(简称HDVL)。 它为数字电路设计和验证提供了可能性。 SystemVerilog 由 Accellera 开发,是 IEEE 1364-2001 Verilog HDL 的扩展。 但是,SystemVerilog 的工作抽象级别高于 Verilog-2001。

历史

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Verilog-1995 已经上市多年,与 VHDL 一起成为使用最广泛的硬件描述语言,IEEE 扩展了 Verilog-1995 的属性,这些属性归类于 Verilog-2001。 然而,这种语言范围仍然不足以有效验证寄存器传输级 (RTL) 中描述的数字硬件。 因此,开发人员经常使用其他语言,如“e”、Vera 或测试生成器。 由于 SystemVerilog 既是硬件描述语言又是验证语言,因此必须分别考虑语言的这两部分。 SystemVerilog 的硬件描述方面是 Verilog 2001 标准的一致演变。 SystemVerilog 的验证方面是不同的。 这部分语言受到 Synopsys Vera 的显着影响,因此其面向对象的语法明显不同于 Verilog-2001。

SystemVerilog

SystemVerilog 分几个阶段进行了标准化。 SystemVerilog 3.0 于 2002 年 6 月发布,3.1 版于 2003 年 5 月发布,最后是 3.1a 版于 2004 年 4 月发布。 随着SystemVerilog 3.1的发展,最重要的验证技术应该集成到SystemVerilog中。 自 2005 年以来,SystemVerilog 一直作为 IEEE 标准 1800 维护。 2009年对标准进行了扩充,将IEEE 1364的标准纳入其中。 2013 年,下一个较小的修订版以 IEEE 1800-2012 的名义发布。

关于SystemVerilog

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IEEE 已将 SystemVerilog 标准化为 IEEE Standard 1800。任何具有 C++ 经验的人都会很快熟悉 SystemVerilog。 然而,由于 SystemVerilog 大量借鉴了 C++,面向对象编程的新手会发现很难充分利用 SystemVerilog。

SystemVerilog 由三部分组成:众所周知的标准化 Verilog,第二部分定义了如何在 SystemVerilog 中编写断言,以及专门用于验证的面向对象部分。

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