时钟偏移

时钟偏移（有时称为时序偏移）是同步数字电路系统（例如计算机系统）中的一种现象，其中由于门或更先进的半导体技术中的线信号，同一源时钟信号在不同时间到达不同的组件 传播延迟。 任意两个时钟读数之间的瞬时差异称为它们的偏斜。

大多数数字电路的操作由称为时钟的周期信号同步，该信号决定电路上设备的顺序和步调。 该时钟从单个源分配到电路的所有存储元件，例如可以是寄存器或触发器。 在使用边沿触发寄存器的电路中，当时钟边沿或节拍到达寄存器时，寄存器将寄存器输入传输到寄存器输出，这些新的输出值流过组合逻辑，为下一个寄存器输入提供值 时钟滴答声。

理想情况下，每个存储元件的输入在下一个时钟滴答前及时达到其最终值，以便可以准确预测整个电路的行为。 系统可以运行的xxx速度必须考虑由于物理组成、温度和路径长度的差异而在电路的各个元件之间发生的差异。

在同步电路中，如果逻辑路径连接两个寄存器或触发器，则称它们顺序相邻。 给定两个顺序相邻的寄存器 Ri 和 Rj，时钟到达源和目标寄存器时钟引脚的时间分别等于 TCi 和 TCj，时钟偏移可以定义为：Tskew i, j = TCi − TCj。

时钟偏移可能由许多不同的因素引起，例如互连线长度、温度变化、中间设备的变化、电容耦合、材料缺陷以及使用时钟的设备时钟输入端的输入电容差异。 随着电路时钟速率的增加，时序变得更加关键，如果电路要正常运行，则可以容忍的变化更小。

时钟偏斜有两种类型：负偏斜和正偏斜。 当接收寄存器接收到的时钟节拍晚于发送寄存器时，就会出现正偏斜。 负偏斜则相反：发送寄存器比接收寄存器晚获得时钟节拍。 零时钟偏移是指时钟节拍同时到达发送和接收寄存器。

时钟偏斜可能导致两种类型的违规。 当时钟到达xxx个寄存器并且朝向第二个寄存器的时钟信号比xxx个寄存器的输出到第二个寄存器的传输速度慢时会引起一个问题 - xxx个寄存器的输出更快地到达第二个寄存器输入因此被计时替换 第二个寄存器上的初始数据，或者可能破坏锁存数据的完整性。 这称为保持违规，因为之前的数据在目标触发器中保持的时间不够长，无法正确计时。 如果目标触发器比源触发器更早收到时钟节拍，则会导致另一个问题——数据信号在下一个时钟节拍之前到达目标触发器的时间要少得多。 如果它没有这样做，就会发生设置违规，所谓的因为在下一个时钟滴答到来之前新数据没有设置和稳定。 保持违规比建立违规更严重，因为它不能通过增加时钟周期来修复。 正偏斜和负偏斜不会分别对设置和保持时序约束产生负面影响（参见下面的不等式）。

时钟偏移也可以通过减少电路正确运行的本地时钟周期来使电路受益。 对于通过路径连接的每个源寄存器和目标寄存器

• T是时钟周期，
• reg 是源寄存器的时钟到 Q 延迟，
• p a t h m a x {\displaystyle path_{max}} 是从源到目的地延迟最长的路径，
• J 是抖动的上限，
• S是目标寄存器的建立时间
• H是目标寄存器的保持时间，
• s d {\displaystyle s_{d}} 是目标寄存器的时钟偏差