静态随机存取存储器

静态随机存取存储器，指电子存储芯片。 它与动态 RAM (DRAM) 一起构成一组易失性 (volatile) 存储器，这意味着当工作电压关闭时，存储的信息会丢失。 与 DRAM 相比，SRAM 不需要定期（动态）刷新来避免每个数据单元中的数据丢失，而是只要施加工作电压就会保留其数据信息。

通过以每位一个触发器的形式改变双稳态多谐振荡器的状态来存储信息。 这样虽然可以快速读取存储单元，但是相对于动态存储单元，存储单元相对较大，因此整个芯片的存储容量也相应较小。 在静态操作（保存信息）中，单元的功率需求非常小。

如今，SRAM 通常使用 CMOS 技术制造为 6 晶体管单元（6T SRAM 单元）。 不再使用以电阻器作为负载元件（所谓的 4T SRAM 单元）的多谐振荡器设计； 今天使用的是 p 沟道 MOS 晶体管，而不是负载电阻。 通过另外两个晶体管耦合到列和行选择线，上述 6 晶体管单元。 由于这种更复杂的结构，与 DRAM 单元相比，SRAM 单元需要更多的芯片面积（超过 140 F²）。原则上，SRAM 单元中的每个位都存储在四个晶体管中，这些晶体管形成两个背靠背的反相器. 这个存储单元有两个稳定状态，代表 0 和 1。 两个额外的存取晶体管用于在读取和写入存取期间控制对存储器单元的存取。

除了 4T 和 6T SRAM 设计之外，还有许多替代变体使用额外的晶体管来提供额外的功能（例如单独的读取端口）或特殊属性（例如更低的泄漏电流、更低的写入时功耗、更高的稳定性）。应该意识到. 然而，用于此的名称 5T、7T、8T、9T、10T 或 12T SRAM 单元不限于特殊设计。

SRAM 单元具有三种不同的状态。 它们是：待机（等待访问）、读取访问（请求内存状态）和写入访问（内存状态正在被覆盖）。 这些状态的工作方式如下：

当字线未切换时，存取晶体管将存储单元与位线分开。 两个相互连接的逆变器（晶体管 M1-M4）相互增强它们的当前状态（只要存在工作电压）。

我们假设 Q 处的内存状态设置为逻辑 1。 然后读取访问通过将两条位线充电至工作电压的一半开始，然后切换字线以打开两个访问晶体管。 作为第二步，Q 和 Q 各自的值然后被传输到位线， BL 保持充电状态，BL 通过 M1 和 M5 放电至逻辑 0（M1 被激活，因为 Q 被设置为逻辑 1）。 BL 通过电源电压由 M4 和 M6 充电至逻辑 1。 如果内存状态之前为 0，则行为会相应地相反。 然后可以通过读出放大器读出 BL 和 BL 之间的差异。

写访问从将要写入的值放在位线上开始。 所以如果我们想写一个0，BL设置为0，BL设置为1。 当写入一个 1 时，两个值交换。 结果字线被切换，从而将值写入存储单元。 这是可行的，因为构成反相器的相对较弱的晶体管可以被相对较强的位线覆盖。 在生产过程中，晶体管的适当尺寸是必要的，以便覆盖正常工作。

SRAM 提供不同的接口。 并行异步总线接口用作分立元件，主要用于直接连接微控制器。 一个特点是在没有时钟信号的情况下访问内存。 每个存储单元的访问时间取决于传播时间，范围从 5 ns 到几乎 100 ns。 此外，还有访问与时钟信号同步发生的同步 SRAM。 通常，同步 SRAM 的吞吐量高于异步 SRAM，因为同步接口len 可以使用管道以定义的方式将地址转移到数据。 这在速度方面带来了优势，尤其是在顺序内存访问的情况下。 同步 SRAM 的一个示例是所谓的“ZBT-SRAM”（零总线周转 SRAM），用于快速图形存储器。 为了与 DDR 和“quad”内存结合使用，还有在时钟信号的两个边沿上传输更多数据的 SRAM； 在 1066 MHz 的时钟频率下，可以实现高达 144 Mibit（在组织 8 Mi×18 中）的大小。

作为一种数据容量相对较小的快速存储器，SRAM 可用于需要快速访问数据内容的任何地方，例如在处理器中用作缓存以及在数字或混合信号 IC（例如 FPGA）中用作芯片上的本地存储器。

80 年代左右，微处理器需要 SRAM 作为外部存储器，因为它们没有板载存储器。 典型的构建块是 5101（仍然组织成四位，称为半字节）、6116 和 6264。

此外，SRAM 还用于需要在没有xxx电源的情况下保存数据内容长达数年的设备。 由于静态（无内存访问）的功耗在几 nA 范围内，因此小型备用电池（可能还有电容器）足以提供必要的电源电压，例如用于存储 BIOS 的 CMOS-RAM标准 PC 中的设置。电池可以被集成到内存模块的芯片外壳中。