异步电路

异步电路（无时钟或自定时电路）： 第 12 讲： 157–186 是一个时序数字逻辑电路，不使用全局时钟电路或信号发生器来同步其组件。： 3–5 相反，组件由 指示一组指令完成的握手电路。 握手通过简单的数据传输协议进行。： 115 许多同步电路是在 1950 年代早期作为更大的异步系统（例如 ORDVAC）的一部分开发的。 异步电路和理论环境是集成电路设计中几个步骤的一部分，是数字电子工程的一个领域。

异步电路与同步电路形成对比，在同步电路中，电路中信号值的变化由称为时钟信号的重复脉冲触发。 当今大多数数字设备都使用同步电路。 然而，异步电路有可能变得更快，具有更低的功耗水平、电磁干扰和大型系统中更好的模块化。 异步电路是数字逻辑设计研究的一个活跃领域。

直到 1990 年代，异步电路的可行性才在现实生活中的商业产品中得到体现。

所有数字逻辑电路都可以分为组合逻辑和时序逻辑，前者的输出信号仅取决于当前输入信号，后者的输出既取决于当前输入又取决于过去的输入。 换句话说，时序逻辑是带有记忆的组合逻辑。 几乎所有实用的数字设备都需要时序逻辑。 时序逻辑可以分为两种类型，同步逻辑和异步逻辑。

在同步逻辑电路中，电子振荡器产生一系列重复的等距脉冲，称为时钟信号。 时钟信号提供给 IC 的所有组件。 例如。 触发器仅在被时钟脉冲的边沿触发时翻转，因此整个电路中逻辑信号的变化同时并以固定的时间间隔开始。 电路中所有存储元件的输出称为电路的状态。 同步电路的状态仅在时钟脉冲上发生变化。 信号的变化需要一定的时间才能通过电路的组合逻辑门传播。 这段时间称为传播延迟。

截至 2021 年，现代同步 IC 的时序需要大量的工程工作和复杂的设计自动化工具。 设计人员必须确保时钟到达没有错误。 随着 IC（例如 ASIC）的尺寸和复杂性不断增长，这是一项具有挑战性的任务。 在巨大的电路中，通过时钟分配网络发送的信号通常在不同的时间到达不同的部分。 这个问题被广泛称为时钟偏差。

xxx可能时钟速率受传播延迟最长的逻辑路径限制，称为关键路径。 因此，可以快速运行的路径大部分时间都是空闲的。 广泛分布的时钟网络会消耗大量有用功率，并且无论电路是否接收输入都必须运行。 由于所有维度的这种复杂程度，同步电路测试和调试占用了一半以上的开发时间。

异步电路不需要全局时钟，只要输入改变，电路的状态就会改变。 本地功能块可能仍然被使用，但时钟偏差问题仍然可以容忍。

由于异步电路不必等待时钟脉冲开始处理输入，因此它们可以更快地运行。 它们的速度在理论上仅受逻辑门和其他元件的传播延迟的限制。

然而，异步电路更难设计并且容易出现同步电路中没有的问题。 这是因为异步电路的结果状态可能对输入到达门的相对时间敏感。 如果两个输入的转换几乎同时到达，则电路可能会进入错误状态，具体取决于门传播延迟的细微差异。

这称为竞争条件。 在同步电路中，这个问题不太严重，因为竞争条件只能由于来自同步系统外部的输入（称为异步输入）而发生。

尽管已经构建了一些完全异步的数字系统，但如今异步电路通常用于速度非常重要的其他同步系统的一些关键部分，例如信号处理电路。