标准单元

在半导体设计中，标准单元是一种设计具有主要数字逻辑特征的专用集成电路(ASIC)的方法。标准单元方法是设计抽象的一个例子，其中低级超大规模集成(VLSI)布局被封装到抽象逻辑表示中（例如与非门）。基于单元的方法-标准单元所属的一般类别-使一个设计人员可以专注于数字设计的高级（逻辑功能）方面，而另一位设计人员则专注于实现（物理）方面。随着半导体制造随着技术的进步，标准单元方法已帮助设计人员将ASIC从相对简单的单功能IC（数千个门）扩展到复杂的数百万个门的片上系统(SoC)设备。

标准单元是一组提供布尔逻辑功能（例如，AND、OR、XOR、XNOR、反相器）或存储功能（触发器或锁存器）的晶体管和互连结构。最简单的单元是基本NAND、NOR和XOR布尔函数的直接表示，尽管通常使用复杂得多的单元（例如2位全加器或多路复用D输入触发器。）单元的布尔逻辑函数称为它的逻辑视图：函数行为以真值表或布尔代数方程（用于组合逻辑）的形式捕获，或状态转换表（用于时序逻辑）。

通常，标准单元的初始设计是在晶体管级别以晶体管网表或示意图的形式开发的。网表是晶体管的节点描述，它们相互之间的连接，以及它们与外部环境的终端（端口）。可以使用许多不同的计算机辅助设计(CAD)或电子设计自动化(EDA)程序生成示意图，这些程序为该网表生成过程提供图形用户界面(GUI)。设计人员使用额外的CAD程序，例如SPICE通过声明输入激励（电压或电流波形）然后计算电路的时域（模拟）响应来模拟网表的电子行为。仿真验证网表是否实现了所需的功能并预测了其他相关参数，例如功耗或信号传播延迟。

由于逻辑和网表视图仅对抽象（代数）模拟有用，而不对器件制造有用，因此还必须设计标准单元的物理表示。也称为布局视图，这是常见设计实践中设计抽象的最低级别。从制造的角度来看，标准单元的VLSI布局是最重要的视图，因为它最接近标准单元的实际“制造蓝图”。布局被组织成对应于晶体管器件的不同结构的基层，以及将晶体管结构的端子连接在一起的互连布线层和通孔层。该互连布线层通常被编号并且具有代表每个连续层之间的特定连接的特定通孔层。出于设计自动化的目的，布局中也可能存在非制造层，但许多明确用于布局布线(PNR)CAD程序的层通常包含在单独但相似的抽象视图中。抽象视图通常包含比布局少得多的信息，并且可以识别为布局提取格式(LEF)文件或等效文件。

创建布局后，通常会使用其他CAD工具来执行一些常见的验证。进行设计规则检查(DRC)以验证设计是否满足代工和其他布局要求。甲寄生提取（PEX）然后被执行以产生一个PEX-网表与从布局寄生特性。然后将该网表的节点连接与具有布局与原理图(LVS)程序的原理图网表的节点连接进行比较，以验证连接模型是否等效。

然后可以再次模拟PEX网表（因为它包含寄生特性）以实现更准确的时序、功率和噪声模型。这些模型通常以SynopsysLiberty格式进行表征（包含），但也可以使用其他Verilog格式。

最后，强大的布局布线(PNR)工具可用于将所有内容整合在一起，并以自动化方式从更高级别的设计网表和平面图合成（生成）超大规模集成(VLSI)布局。

此外，许多其他CAD工具可用于验证单元视图和模型的其他方面。并且可以创建其他文件以支持出于多种其他原因使用标准单元的各种工具。为支持所有标准单元变体的使用而创建的所有这些文件统称为标准单元库。

对于典型的布尔函数，有许多不同的功能等效晶体管网表。同样，对于典型的网表，有许多不同的布局适合网表的性能参数。设计人员面临的挑战是最小化标准单元布局的制造成本（通常通过最小化电路的管芯面积），同时仍满足单元的速度和功率性能要求。因此，尽管存在有助于此过程的设计工具，但集成电路布局是一项高度劳动密集型的工作。

标准单元库是低级电子逻辑函数的集合，例如AND、OR、INVERT、触发器、锁存器和缓冲器。这些单元被实现为固定高度、可变宽度的全定制单元。这些库的关键方面是它们具有固定的高度，这使它们能够成行放置，从而简化了自动化数字布局的过程。这些单元通常是经过优化的全定制布局，可xxx限度地减少延迟和面积。

典型的标准单元库包含两个主要组件：

1. 库数据库-由许多视图组成，通常包括布局、原理图、符号、摘要和其他逻辑或模拟视图。由此，可以以多种格式捕获各种信息，包括CadenceLEF格式和SynopsysMilkyway格式，其中包含有关单元布局的简化信息，足以用于自动化的“放置和布线”工具。
2. 时序摘要-通常采用Liberty格式，为每个单元提供功能定义、时序、功率和噪声信息。

标准单元库还可能包含以下附加组件：

• 单元格的完整布局
• 细胞的SPICE模型
• Verilog模型或VHDL-VITAL模型
• 寄生提取模型
• DRC规则套牌

一个例子是一个简单的XOR逻辑门，它可以由OR、INVERT和AND门组成。