动态随机存取存储器

动态随机存取存储器，表示一种具有随机存取功能的电子存储模块的技术，主要用于计算机，但也用于其他电子设备，如使用打印机。 存储元件是充电或放电的电容器。 它可通过开关晶体管访问，并可以读出或写入新内容。

内存内容是易失性的，即如果没有工作电压或刷新时间太晚，存储的信息就会丢失。

DRAM 的一个特点是非常高的数据密度与非常低的制造成本相结合。 因此，它主要用于必须以中等访问时间提供大量内存的情况。

与 SRAM 不同，DRAM 的内存内容必须循环刷新（刷新）。 这通常需要以几十毫秒为间隔。 内存是逐行刷新的。 为此，一条存储线被一步传输到芯片上的线缓冲器，并从那里放大，写回存储线。 因此，术语“动态”。 另一方面，在 SRAM 等静态存储器的情况下，所有信号都可以停止而不会丢失任何数据。 刷新 DRAM 即使在空闲时也会消耗一定的电量。 因此，在低静态电流很重要的应用中，SRAM 是首选。

存储单元电容器中的电荷会在几毫秒内消散，但由于制造公差，也可能会在存储单元中保留数秒至数分钟。为了安全起见，组件总是指定有保证的最坏情况值，即最短的保持时间。

DRAM 可以作为独立的集成电路实现，也可以作为较大芯片的一部分的存储单元实现。

随机存取存储器中的“随机”代表对存储器内容或单个存储器单元的随机存取，这与顺序存取相反，例如在（硬件端组织的）FIFO 或 LIFO 存储器中。

DRAM 不包含单个二维矩阵，如半导体存储器一文中以简化形式所示。 相反，在芯片表面布置和布线的存储单元被划分为精心设计的层次结构。 虽然内部结构是特定于制造商的，但从外部可见的逻辑结构是由 JEDEC 行业机构标准化的。 这确保了来自不同制造商和不同尺寸的芯片始终可以使用相同的方案进行寻址。

单个DRAM存储单元的结构非常简单，它仅由一个电容器和一个晶体管组成。 今天使用的是 MOS 场效应晶体管。 信息以电荷的形式存储在电容器中。 每个存储单元存储一位。 虽然过去主要使用平面技术中的电容器，但目前使用其他两种技术：

• 在堆叠技术中，电容器建立在晶体管之上。
• 在沟槽技术中，电容器是通过在基板中蚀刻一个约 5-10 微米深的孔（或沟槽）而制成的。

• DRAM 单元基本技术结构示意图（横截面）

相邻图中所示的顶部端子充电或放电 (0V) 至位线电压 VBL。 所有电容器的较低连接一起连接到电压源，理想情况下电压为 VP1 = 1/2 VBL。 这使得电容器电介质中的最大场强减半。

晶体管（也称为选择晶体管）用作从单元读取和写入信息的开关。 为此，Gate-Ans 处的字线（英文字线）正电压VWL被施加到n-MOS晶体管的端子“G”。 这在源极（“S”）和漏极（“D”）区域之间创建了导电连接，将单元电容器连接到位线。 晶体管的衬底“B”（体）端子连接到地电位或连接到略微负的电压 VSub 以抑制泄漏电流。

由于其非常简单的结构，存储单元需要非常小的芯片面积。 与设计相关的存储单元尺寸通常指定为可生产的最小结构长度（“最小特征尺寸”或简称 F）的平方面积 F² 的倍数：如今的 DRAM 单元需要 6 或 8 F² ，而一个 SRAM 单元需要超过 100 F²。 因此，对于给定的芯片尺寸，DRAM 可以存储更多的位数。 这导致每比特的制造成本远低于 SRAM。 在当今常见的电子存储器类型中，只有 NAND 闪存具有更小的存储单元，约为 4.5 F²（或 2 位/4 级单元每位 2.4 F²，或 3 位/8 级单元每位 1.7 F²） ).

通过将额外的存储单元连接到字线，获得存储行，其通常被称为页。 行的特征是当一条字线（以红色显示）被激活时，所有关联的单元同时将其存储的内容输出到分配给它们的位线（以蓝色显示）。 常见的页面大小是 1 Ki 到 16 Ki (...) 个单元格。

存储单元以矩阵排列连接：“字线”连接一行中选择晶体管的所有控制电极，位线连接一列中选择晶体管的所有漏区。

在矩阵的下边缘，位线连接到（初级）读/写放大器（读出放大器）。 由于它们必须适合电池场的狭窄网格，因此它们以最简单的形式构造为两个带负反馈且只有四个晶体管的 CMOS 反相器。 它们的电源电压正好等于位线电压VBL。 除了它们作为读取单元信号的放大器的功能外，它们还有副作用，即它们的结构对应于简单静态存储器（锁存器）的结构。 因此初级读出放大器同时用作完整存储器行的存储器。

当处于非活动状态时，显示在读出放大器上方的开关用于将位线预充电至 ½ VBL 的电平，这恰好是充电和放电电池电压的平均值。

在存储芯片上，大量的这些存储矩阵相互连接形成一个连贯的存储区，因此芯片内部（对外透明）被划分为子矩阵。 根据设计，所有数据线都路由到单个数据引脚或分配到 4、8、16 或 32 个数据引脚。 这就是单个 DRAM 芯片的数据宽度 k；对于更宽的总线宽度，必须组合多个芯片。

相邻的图显示了单个单元字段的地址解码的基本结构。 行地址通过 n 个地址线馈送到行译码器。 这从与之相连的 2 条字线中恰好选择了一条字线，并通过将其电位升高到字线电压 VWL 来激活它。 在单元阵列中如此激活的存储线现在将其数据内容输出到位线。 产生的信号由（初级）读出放大器放大，存储并同时写回单元。

解码列地址和选择要读取的数据是一个两步过程。 在xxx步中，列地址的m条地址线被馈送到列译码器。 这会选择通常 2 条连接的列选择线之一并激活它。 根据存储器的宽度，同时选择k条位线。 在第二步中，在列选择块中，总共k 2 位线中的这k位线子集在外部世界的方向上连接到k条数据线。 这些最终由进一步的读/写放大器（未显示）放大。

为了限制相邻存储单元及其引线之间的串扰，通常根据标准化规则在解码期间对地址进行加扰，以便它们不会按照二进制有效顺序在物理阵列中找到。